前回、参照ISSとの突合わせで3つの食い違いが出た。 2つは片付いていて、残っていたのが mret だった。 今回はそれを直して、riscv-testsが命令単位で一致するところまで行く。 何が起きていたか CSR unitは mret が発行された時点でリダイレクトとフラッシュをかけていた。 assign o_redirect_valid = i_trap_valid | ( i_iss_valid & i_iss_data . rn . uop . is_mret ); assign o_flush_all = o_redirect_valid ; ROBは i_flush_all でdone配列を全部落とし、head/tailを0に戻す。 mret 自身のentryもそこで消えるので、 mret はretireしない。 ECALLは対照的にコミット時の処理になっている。 ECALL mret (修正前) 記録する場所 dispatch時にROBへ 記録しない フラッシュのタイミング retire時 発行時 自分がretireするか する しない commitとして報告されるか される されない ECALLは「retireしたことをもってフラッシュする」ので自分は生き残り、 mret は「発行したらフラッシュする」ので自分が巻き込まれる。 突合わせでは、これはISSが1命令先行する形で出た。 ISS PC = 000000008000018c <- mret RTL PC = 0000000080000190 RTLが報告したのは mret の次の命令で、 mret については一度も報告していない。 これは比較の都合だけの問題ではない。 mret はOoOで発行されるので、自分より古い未retireの命令が残っているうちにフラッシュすると、それらが消える。 今のriscv-testsでは表に出ていなかっただけで、条件が揃えば壊れる。 どこに情報を持つか mret をretire時に検出するには、「このentryは mret だ」という情報がretireまで残っている必要がある。 持ち方が3つ考えられた。 案 内容 A ROBのentryに is_mret を1bit持つ B 例外の経路に相乗りし、causeで区別する C 例外レジスタと並列に、 mret 専用の

ALT: Dungeong: Man on Phone

Commit traceの出口ができたので、riscv-testsに進む前にbacklogに積んでいた2件、AUIPCのpc muxとbranch redirect (taken branchでのpipeline squash) を実装した。 設計は「retire時にtrapと同じ流儀で全flushする」という単純な形だが、統合テストを回した結果、6件のbugが順に見つかった。本記事はその修正記録。 AUIPC: op1にpcを入れるmux AUIPCは rd = pc + imm 。既存のoperand構築はop1 = PRF[prs1] 固定で、AUIPC (rs1_type=NONE, prs1=0) ではop1 = PRF[0] = 0になりpc加算が抜けていた。 uop_tにflagを1本足して: logic op1_sel_pc ; // op1 = pc (AUIPC) DecoderのOP_AUIPC分岐で立てて、topのoperand muxで: w_issued [ p ]. op1 = w_iss_uop [ p ]. uop . op1_sel_pc ? w_iss_uop [ p ]. uop . pc : w_prf_rd_data [ 2 * p + 0 ]; これだけ。JAL/JALRのlink (pc+4) やbranchのtarget (pc+imm) はBRUが i_pc を直接受けるので、ALU経路でpcが要るのはAUIPCのみ。 Branch redirectの設計: retire時flush 現段階はbranch prediction無しのsequential fetchなので、taken branchは全て「予測miss」。どうrecoveryするか。 Issue時にredirectだけ飛ばす実装は「fetchは曲がるが、既にpipelineに入ったwrong-path命令が誰にも殺されずretireしてarchitectural stateを壊す」のでNG。正攻法の選択肢: (a) rob_idベースのselective kill (branchより若いuopだけsquash) — 精密だが機構が大掛かり (b) Retire時flush: branchがROB headでretireする瞬間にtrapと同じ全flus

CSRまで単体moduleが揃ったので、全部を1本のtop moduleに繋いで実命令を流すフェーズに入った。 Fetch → Decode → Rename → Dispatch → ROB → IQ → EX (ALU/BRU/LSU/CSR) → WB → Retireのloopを閉じるのに、interfaceの型合わせ・PRF read glue・redirect fan-in・wb bus構築などの細かい配線を一通り書いた話。 そして統合してsmoke testを回したところ、IQのdispatchとissueのpriorityがROBのin-order retireと組み合わさってdeadlockする、という設計問題を発見した。 統合前の下準備 Top moduleの実装に入る前に、以下の3点を先に片付けた。 (a) CSR opをuop typeに追加 Decoderのoutput uop_tには既にis_load / is_store / is_branch / is_jumpがあるが、CSR ops / ECALL / EBREAK / MRETのためのflagが無かった。以下追加: // scariv_pkg.sv logic is_csr ; logic is_ecall ; logic is_ebreak ; logic is_mret ; さらにop unionに csr_op_t を追加してCSR addressとRW/RS/RC kindを載せる: typedef union packed { logic [ 14 : 0 ] raw ; alu_op_t alu_op ; // 5 bit br_op_t br_op ; // 5 bit csr_op_t csr_op ; // 15 bit (12b addr + 2b kind + 1b use_imm) } op_u_t ; Packed unionは最大幅で確保されるので、alu_op / br_opは上位10bitがdon't care扱いになる。 (b) CSRのcat routing DecoderのOP_SYSTEM branchを追加、 cat を分けてIQで振り分けられるように: OP_SYSTEM : begin case ( funct3 ) 3'b000 :

ALT: Spongebob Bomb Explosion